FPGA多數據采集卡優勢

由于FPGA時鐘頻率(lv)高、內部延(yan)時小(xiao)、速度快、效率(lv)高、組成形式靈活等特點(dian)使其在高速數據采集方面有著DSP和單片(pian)機無法(fa)比(bi)擬的優勢。

FPGA多數據(ju)采(cai)集卡的(de)數據(ju)采(cai)集系統采(cai)用(yong)(yong)模塊(kuai)(kuai)化設(she)計(ji)結構，共由4類模塊(kuai)(kuai)組成，各采(cai)集模塊(kuai)(kuai)可以互換或(huo)靈活(huo)增減，各個模塊(kuai)(kuai)之間采(cai)用(yong)(yong)三通式連接器(qi)相連，傳感器(qi)信號、422串(chuan)行(xing)等信號輸入到(dao)對應(ying)模塊(kuai)(kuai)中調理采(cai)集，由主(zhu)控制模塊(kuai)(kuai)控制統一編幀，并傳輸到(dao)雙備份存儲(chu)器(qi)中。設(she)計(ji)方案靈活(huo)、控制簡單，具有很好的(de)實(shi)用(yong)(yong)價值。

系統硬件設計

數據采集(ji)記錄系統(tong)由1個主控制卡及3個數據采集(ji)卡組(zu)成，系統(tong)結構組(zu)成如(ru)下(xia)圖所(suo)示。

主控(kong)(kong)(kong)(kong)制(zhi)卡是數(shu)(shu)(shu)據(ju)(ju)(ju)采(cai)(cai)集(ji)(ji)(ji)系統的(de)核(he)心部(bu)分，主要包括地面測(ce)控(kong)(kong)(kong)(kong)臺長線通信(xin)、各(ge)數(shu)(shu)(shu)據(ju)(ju)(ju)采(cai)(cai)集(ji)(ji)(ji)卡數(shu)(shu)(shu)據(ju)(ju)(ju)傳(chuan)輸(shu)控(kong)(kong)(kong)(kong)制(zhi)、數(shu)(shu)(shu)據(ju)(ju)(ju)轉發(fa)、存儲(chu)器(qi)控(kong)(kong)(kong)(kong)制(zhi)等功能。3個數(shu)(shu)(shu)據(ju)(ju)(ju)采(cai)(cai)集(ji)(ji)(ji)卡可(ke)以采(cai)(cai)集(ji)(ji)(ji)72路模(mo)(mo)擬信(xin)號(hao)(hao)，各(ge)數(shu)(shu)(shu)據(ju)(ju)(ju)采(cai)(cai)集(ji)(ji)(ji)卡中(zhong)的(de)FPGA從控(kong)(kong)(kong)(kong)制(zhi)模(mo)(mo)塊根(gen)據(ju)(ju)(ju)地址跳線模(mo)(mo)塊控(kong)(kong)(kong)(kong)制(zhi)多通道切換(huan)開關，選通24路模(mo)(mo)擬信(xin)號(hao)(hao)中(zhong)的(de)某路信(xin)號(hao)(hao)后(hou)經過16位A／D轉換(huan)器(qi)轉換(huan)為數(shu)(shu)(shu)字信(xin)號(hao)(hao)，各(ge)路信(xin)號(hao)(hao)采(cai)(cai)集(ji)(ji)(ji)完成(cheng)后(hou)根(gen)據(ju)(ju)(ju)接收時序(xu)和握手信(xin)號(hao)(hao)將采(cai)(cai)集(ji)(ji)(ji)數(shu)(shu)(shu)據(ju)(ju)(ju)通過三通式可(ke)堆疊內部(bu)總(zong)線發(fa)送至主控(kong)(kong)(kong)(kong)制(zhi)卡，再由主控(kong)(kong)(kong)(kong)制(zhi)卡的(de)FPGA主控(kong)(kong)(kong)(kong)制(zhi)模(mo)(mo)塊統一編幀后(hou)傳(chuan)輸(shu)到存儲(chu)器(qi)，完成(cheng)了(le)數(shu)(shu)(shu)據(ju)(ju)(ju)采(cai)(cai)集(ji)(ji)(ji)與存儲(chu)過程。

系統邏輯設計

主控制卡采集控制邏輯設計

主控(kong)制卡的控(kong)制邏輯框圖如下圖所示。

采集控(kong)(kong)制(zhi)主要是(shi)由主控(kong)(kong)制(zhi)卡的(de)(de)內(nei)部(bu)總線控(kong)(kong)制(zhi)模塊(kuai)完成，接收長線控(kong)(kong)制(zhi)模塊(kuai)發送過(guo)來的(de)(de)地面測控(kong)(kong)臺控(kong)(kong)制(zhi)命令，并轉發給各個電壓采集卡，在采集狀(zhuang)態下，根(gen)據接收時序(xu)和握手(shou)信號(hao)接收各個采集卡的(de)(de)數據。

數據采集卡邏輯設計

數據采集(ji)卡控制邏輯框圖(tu)如下圖(tu)所示。

Bus_Ctr為(wei)數據采集卡(ka)的內部總線控制模塊(kuai)(kuai)，主要接收內部總線模塊(kuai)(kuai)發送(song)過來的命令，控制AD—Ctr的工作狀(zhuang)態(tai)，采集狀(zhuang)態(tai)下，配合主控制卡(ka)，將4k_FIFO中的數據主動送(song)至主控制卡(ka)中，AD—Ctr模塊(kuai)(kuai)主要控制AD轉換時(shi)序，控制24路模擬開關。

模擬開關電路設計

多通道(dao)模(mo)擬開關(guan)的(de)切換是數(shu)據采(cai)集(ji)(ji)卡(ka)的(de)重要內容，在本(ben)設計(ji)中(zhong)，每(mei)塊數(shu)據采(cai)集(ji)(ji)卡(ka)都(dou)需(xu)要同(tong)時采(cai)集(ji)(ji)24路(lu)(lu)不同(tong)頻(pin)率的(de)模(mo)擬信號(hao)，所(suo)以必須(xu)高精度、高準(zhun)確度控制(zhi)采(cai)樣通道(dao)地址的(de)切換與(yu)選(xuan)擇，這對于硬件(jian)與(yu)軟(ruan)件(jian)的(de)設計(ji)都(dou)提出很高的(de)要求。硬件(jian)部分采(cai)用的(de)模(mo)擬開關(guan)是ADG706，此(ci)為可以選(xuan)通l6路(lu)(lu)信號(hao)的(de)芯(xin)片，由(you)于采(cai)集(ji)(ji)通道(dao)為24路(lu)(lu)，所(suo)以每(mei)塊采(cai)集(ji)(ji)卡(ka)上需(xu)要兩片ADG706芯(xin)片，開關(guan)量達到(dao)16X2=32>24路(lu)(lu)，滿足(zu)設計(ji)要求。

PCBA加工產能

PCBA工藝能力

PCBA交期說明